ロードマップでわかる！当世プロセッサー事情 第503回

業界に多大な影響を与えた現存メーカー　サーバー事業が現役のIBM

動作周波数を上げずに性能向上を目指した
POWER7

　POWER7では1つのダイに8コアと、さらにeDRAMの形で32MBの3次キャッシュを搭載することで、POWER6の1ノード分を1個のダイに収めることに成功する。またSMTもPOWER6までの2wayからPOWER7では4wayに強化されることになった。

8コア+eDRAMベースの3次キャッシュ構成に進化した。この世代のトピックは、マルチコアeDRAMである

画像の出典は、HotChips 21におけるRonald Kalla氏(POWER7 Chief Engineer)とBalaram Sinharoy氏(Chief Core Architect)の“POWER7: IBM's Next Generation Server Processor”

　eDRAMが大きなトピックになっているのは、eDRAMの場合1bitのセルが原理的にトランジスタ1個で済むこと(SRAMでは通常6つ必要)で、仮に3次キャッシュを全部SRAMで構成したら、総トランジスタ数が27億個となり、おそらくダイサイズも800mm²を超えると思われるところが、eDRAMにしたことで12億トランジスタ、567mm²で済んだからである。

　その分動作周波数はやや低めで、一番周波数の高いPOWER 795に搭載されたモデルでも定格3.75～4GHz、コア数を半分に減らしたTurboCore Modeでも4.25GHzどまりとなっている。

　3次キャッシュを統合したのはもう1つメリットがあり、これによって3次キャッシュアクセスのレイテンシーが大幅に抑えられることになった。

　POWER6では、2次キャッシュまでは高速にアクセス可能であるが、3次キャッシュになるとオフチップになってしまい、ここでいきなりレイテンシーが急増、結果として演算性能の足を引っ張ることになっていた。この足かせがPOWER7では大幅に緩和されることになり、結果としてスレッドあたりの性能も向上している。

2次キャッシュ自体もコアごとに独立した(POWER6は2コアで共有)

画像の出典は、HotChips 21におけるRonald Kalla氏(POWER7 Chief Engineer)とBalaram Sinharoy氏(Chief Core Architect)の“POWER7: IBM's Next Generation Server Processor”

　パイプライン自体にも手が入っており、最大で6命令同時解釈/8命令同時発行、実行ユニット自体は12という、かなり重厚な構成になった。この結果であるが、コアあたりの性能はおおむね20%程度、チップあたりの性能は4倍近くに向上した、というのがIBMによる報告となっている。

コアあたりはともかく、チップあたりはそもそもチップに搭載するコアの数が4倍だから、4倍なのはある意味当たり前ではあるのだが、eDRAMによる3次キャッシュなどの効果で、コアの数を増やしても性能がスケールする、というのがここで一番言いたいことなのであろう

画像の出典は、HotChips 21におけるRonald Kalla氏(POWER7 Chief Engineer)とBalaram Sinharoy氏(Chief Core Architect)の“POWER7: IBM's Next Generation Server Processor”

　1スレッドあたりの性能比較はないが、そもそも実行ユニットがだいぶ増やされていることもあり、同一動作周波数であれば若干の性能改善が見られていると思われる。

　POWER7ではパッケージが3種類用意された。ハイエンド向けには再びMCMが復活しているが、これまでと異なりオフチップのキャッシュ(この場合で言えば4次キャッシュ相当)は搭載されない。

POWER7。なんとなくRyzen MobileとRyzenとRyzen ThreadRipperといった関係に似ている気がする

画像の出典は、HotChips 21におけるRonald Kalla氏(POWER7 Chief Engineer)とBalaram Sinharoy氏(Chief Core Architect)の“POWER7: IBM's Next Generation Server Processor”

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